Arsitektur dasar sebuah FPGA ditunjukkan pada gambar 1. Seperti terlihat, gambar 1 terdiri atas susunan CLB (Configure Logic Blocks) yang saling terhubung dengan susunan switch matrix.

Gambar 1 Arsitektur FPGA

Arsitektur internal dari CLB FPGA berbeda dengan arsitektur yang terdapat pada PLD. Apa bedanya? Pertama, sebagai ganti dari implementasi ekspresi SOP dengan gerbang AND yang diikuti gerbang OR (seperti terdapat pada SPLD), maka digunakanlah sebuah LUT (lookup table). Kedua, jumlah flip-flop di dalam FPGA lebih banyak daripada di dalam CPLD. Selain itu, FPGA memiliki bentuk sirkuit lebih canggih. Akibatnya, FPGA memungkinkan adanya fungsi sekuensial yang lebih baik dibanding CPLD. Tambahan lagi, FPGA memiliki dukungan JTAG dan antarmuka untuk berbagai tingkat logika yang berbeda. Selain itu, di dalam chip FPGA juga terdapat memori berupa SRAM, beberapa detak (PLL atau DLL), serta antarmuka untuk PCI. Beberapa chip FPGA juga menyertakan tambahan blok, seperti multipliers, DSP, dan microprocessors.

Perbedaan penting lain yang membedakan FPGA dengan CPLD adalah pada ruang penyimpanan interkoneksi. Jika CPLD bersifat non-volatile dan menggunkan antifuse, EEPROM, flash, dsb. maka FPGA menggunakan SRAM, dan itu bersifat volatile. Pendekatan ini mampu menyimpan ruang dan biaya yang lebih rendah dari sebuah chip biasa karena FPGA mampu memberikan interkoneksi bersifat programmable tapi masih membutuhkan ROM eksternal. Namun ada FPGA yang non volatile (dengan menggunakan antifuse) dan lebih menguntungkan ketika pemrograman ulang (reprogrammable) tidaklah dibutuhkan.

FPGA merupakan alat yang sangat canggih dimana chipnya diproduksi dengan standar teknologi CMOS 0,09 mm dan 9 lapis tembaga serta tersedia lebih dari 1000 pin I/O. Beberapa contoh FPGA digambarkan pada gambar 2 dimana FPGA paling kiri yang berukuran paling kecil memiliki 64 pin, FPGA yang berada di tengah dan berukuran sedang memiliki 324 pin. Sedangkan FPGA paling besar, yang berada di sebelah kanan memiliki 1.152 pin.

Gambar 2 Berbagai macam ukuran FPGA

Beberapa perusahaan pembuat FPGA adalah Xilinx, Actel, Altera, Quicklogic, Atmel, dsb. Contoh FPGA yang berasal dari dua perusahaan besar (Xilinx dan Actel) digambarkan pada tabel 1. Seperti yang terlihat pada tabel 1, kedua FPGA tersebut memiliki beribu-ribu flip-flop dan beberapa juta gerbang.

Tabel 1

Catatan, bahwa semua FPGA buatan Xilinx bersifat volatile (membutuhkan ROM eksternal) dan menggunakan SRAM untuk menyimpan interkoneksi sehingga bersifat reprogrammable. Di sisi lain, FPGA buatan Actel bersifat non-volatile(menggunakan antifuse) dan bersifat non-reprogrammable(kecuali keluarga jenis tertentu yang mengunakan memory flash).

Referensi : Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Arsitektur dasar dari pembuatan CPLD dapat dilihat pada gambar CPLD. Seperti yang terlihat, CPLD terdiri atas beberapa PLD(pada umumnya bertipe GAL) yang dibuat sebagai sebuah kesatuan chip. CPLD juga memiliki matriks pengubah yang berifat programmable yang berfungsi untuk menghubungkan PLD satu sama lain dan juga menghubungkannya dengan pin I/O. Selain itu, CPLD juga memiliki beberapa ciri khas tambahan, seperti:dukungan JTAG, antar muka(interface) untuk daya standar logika yang lain (1,8 V, 2,5 V, 5 V, dsb).

Gambar Arsitektur  CPLD

Salah satu contoh CPLD adalah XC9500 buatan Xilinx. CPLD jenis ini mengandung n PLD di mana n = 2,4,6,8,12,16.Ttiap-tiap PLD tersebut memiliki arsitektur mirip dengan GAL seri 36V18(mirip seperti arsitektur GAL 16V8, gambar tulisan yang lalu) memiliki 36 input dan 18 output, termasuk 16 input dan 8 output sehingga masing-masing terdapat 18 macrocell.

Beberapa perusahaan pembuat CPLD adalah Altera, Xilinx, Lattice, Atmel, Cypress, dsb. Contoh CPLD buatan dua perusahaan besar, Xilinx dan Altera ditunjukkan pada tabel berikut. Seperti yang terlihat, lebih dari 500 macrocell dan 10.000 gerbang dapat ditemukan pada masing-masing CPLD.

Tabel spesifikasi CPLD buatan Altera

Tabel spesifikasi CPLD buatan Xilinx

Referensi : Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

1. Adanya tambahan berupa sel output (dinamakan Macrocell) yang berisi flip-flop, beberapa gerbang logika dasar dan multiplekser. Macrocell sendiri bersifat programmable sehingga bisa dioperasikan dengan beberapa cara.

2. Adanya sebuah sinyal feedback dari Macrocell ke susunan yang bersifat programmable. Hal ini menyebabkan kemampuan sirkuit lebih beraneka ragam.

3. Adanya EEPROM yang lebih baik daripada sekedar PROM atau EPROM. Sebuah penanda elektronik untuk identifikasi juga merupakan salah satu pengembangan chip dari PAL ke GAL.

Pada perkembangan awal, GAL hanya berupa SPLD(Simple PLD) yang masih dihasilkan dalam paket terpisah. Selanjutnya, GAL kemudian dilengkapi dengan berkas dasar yang terdapatsecara umum pada CPLDs(kecuali pada CPLD Cool Runner dimana masih menggunakan standar PLA).

Pada gambar A3 ditunjukkan salah satu contoh GAL, yakni GAL 16V8(V berarti versatile). GAL 16V8 total memiliki 20 pin dimana ada 16 input, 8 output(yang lain berupa VCC dan GND). Sedangkan untuk konfigurasi chipnya sebagai berikut:

• 8 pin yaitu kaki no 2 s/d 9 adalah pin IN
• 8 pin yaitu kaki no 12 s/d 19 adalah pin IN/OUT
• 1 pin yaitu kaki no 1 adalah pin CLK
• 1 pin yaitu kaki no 11 adalah pin OE/ Output Enable
• 1 pin yaitu kaki no 20 adalah pin VCC
• 1 pin yaitu kaki no 10 adalah pin GND

Gambar A3-GAL(Generic PAL)

Pada tiap-tiap output terdapat Macrocell(setelah gerbang OR) yang berisi flip-flop, gerbang logika dasar, dan juga multiplekser. Sebuah sinyal feedback dapat dilihat dari macrocell ke susunan yang bersifat programmable(lebih jelas, silahkan perhatikan gambar). Kemudian, sambungan yang bersifat programmable ditunjukkan dengan bulatan kecil. Perhatikan bahwa arsitektur tersebut menyerupai secara langsung bentuk dari PAL, kecuali adanya macrocell pada tiap-tiap output dan adanya siyal feedback.

GAL menggunakan teknologi CMOS untuk masalah daya yaitu sebesar 3,3 V, adanya teknologi EEPROM atau flash serta maksimum frekuensi sekitar 250 MHz. Beberapa perusahaan yang memproduksi GAL adalah Lattice, Atmel, TI, dsb.

Referensi : Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Chip PAL (Programmable Array Logic) mulai diperkenalkan oleh Monolithic Memories pada pertengahan tahun 1970-an. Arsitektur dari PAL sendiri digambarkan seperti gambar A1, dimana terdapat bulatan kecil pada gambar yang menunjukkan hubungan yang bersifat programmable. Seperti yang terlihat, sirkuit tersebut terdiri dari susunan gerbang AND yang bersifat programmable, diikuti oleh susunan yang teratur dari gerbang OR.

Implementasi dari gambar A1 berdasar atas fakta bahwa beberapa fungsi kombinasional dapat digambarkan lewat Sum-of-Product (SOP). Misalkan jika a₁, a₂, a₃,…, a_N adalah input logika dari PAL,  maka beberapa output kombinasional, x dapat dihitung dengan

x = m₁+m₂+m₃+…+m_M ;

Dimana m = f₁ (a₁,a₂,a₃,…a_N) adalah bentuk minterm dari fungsi x. Misalkan,

x = a₁a₂ + a₂a_{3a 4} + a₁a₂a₃a₄ –> bentuk SOP (Sum of Product)

Gambar A1

Oleh karena itu, produk minterm dapat diperoleh lewat gerbang AND, dimana outputnya dihubungkan dengan gerbang OR untuk menghitung penjumlahan. Dengan demikian, maka diperoleh penjelasan tentang implementasi persamaan SOP.

Kendala utama dari impelementasi ini adalah kenyataan bahwa cara ini hanya memperbolehkan adanya fungsi kombinasional. Untuk mengatasi hal tersebut, dimunculkanlah registered PAL pada akhir tahun 1970-an. Pada registered PAL terdapat tambahan berupa sebuah flip flop di tiap-tiap output (setelah gerbang OR pada gambar A1). Dengan demikian, sebuah implementasi fungsi sekuensial dapat diperoleh dan dijalankan dengan baik.

Contoh chip PAL yang cukup terkenal adalah PAL16L8. Chip tersebut memiliki 16 input, 8 output (meskipun hanya ada 18 pin I/O yang benar-benar ada karena hanya ada 20 pin, dimana hanya ada 10 pin IN, 2 pin OUT, dan 6 pin IN/OUT (dua arah/bidirectional) serta VCC dan GND). Chip ini dikenal oleh khalayak umum dengan sebutan chip 16R8(R sebagai singkatan dari registered). Pada awalnya, teknologi yang digunakan dalam pembuatan PAL adalah bipolar, dengan daya sebesar 5 V dan konsumsi arus sekitar 200mA. Sedangkan maximum frekuensinya sebesar 100 MHz dan sel programmable nya adalah tipe PROM atau EPROM.

PLA (Programmable Logic Array)

Chips PLA(Programmable Logic Array), diperkenalkan pada tahun 1970-an oleh Signetics. Arsitektur dasar dari PLA digambarkan secara jelas pada gambar A2. Bandingkan dengan gambar A1, perbedaan mendasar yang terlihat jelas diantara gambar tersebut adalah jika pada PAL terdapat sambungan yang bersifat programmable pada gerbang AND dan kemudian tersambung dengan gerbang OR. Sedangkan jika pada PLA, pada gerbang AND serta gerbang OR terdapat sambungan yang sama-sama bersifat programmable. Hal ini tentu saja menguntungkan karena didapat tingkat fleksibilitas yang tinggi. Selain itu, waktu konstan pada tiap titik terendah internal pada sirkuit juga akan meningkat, yang artinya waktu yang digunakan semakin sedikit sehingga makin efisisen.

Gambar A2

Chip PLA yang cukup terkenal adalah Signetics PLS161. Chip tersebut berisi 12 input dan 8 output, dimana baik input AND dan OR semuanya bersifat programmable. Bila dihitung, total ada 48 dari 12 input gerbang AND yang tersedia, dan diikuti oleh 48 input gerbang OR sejumlah 8 buah(lebih lengkap, lihat gambar 2). Sebagai output, gerbang XOR yang bersifat programmable juga disediakan sebagai tambahan.

Teknologi yang dipakai pada pembuatan PLA mirip dengan PAL. Meskipun PLA saat ini sudah usang, teknologi pada PLA muncul kembali baru-baru ini sebagai berkas pembuatan pada keluarga pertama dari CPLDs yang berdaya rendah, the CoolRunner family.

Referensi : Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Programmable Logic Devices

Generasi PLD yang pertama dikenal dengan nama PAL (Programmable Array Logic) atau PLA (Progrramable Logic Array), tergantung pada bentuk skema pemrogramannya. PAL/PLA biasanya hanya menggunakan gerbang logika (tidak ada flip flop), serta hanya memperbolehkan implementasi dari sebuah sirkuit kombinasional saja. Untuk menyelesaikan masalah ini, maka dibuatlah PLD yang telah memiliki sebuah flip-flop pada tiap output sirkuitnya. Dengan demikian, fungsi sekuensial sederhana dapat diimplementasikan dengan baik (bukan lagi hanya funsi kombinasional saja).

Selanjutnya, pada awal tahun 1980-an, tambahan untaian logika ditambahkan pada tiap-tiap output PLD. Output baru tersebut diberi nama Macrocell yang diisi flip-flop, gerbang logika dan multiplekser. Selain itu, Macrocell sendiri juga bersifat programmable. Apalagi pada cell tersebut disediakan sinyal feedback yang berasal dari output sirkuit ke progrramable array. Sinyal tersebut nantinya akan memberikan PLD tingkat fleksibilitas yang lebih tinggi. Struktur baru dari PLD inilah yang kemudian secara umum diberi nama PAL (GAL). Arsitektur yang serupa juga dikanal dengan sebutan PALCE (PAL CMOS Electrically erasable/programmable). Semuanya (baik PAL, PLA, PLD, maupun GAL/PALCE) secara umum kini lazim disebut sebagai SPLDs(Simple PLDs)

Macrocell

Berikutnya, beberapa perlangkapan GAL dibuat pada chip yang sama dengan menggunakan penjaluran (routing) yang lebih canggih, menggunakan teknologi silikon yang lebih rumit serta beberapa tambahan yang menjadi ciri khas, seperti dukungan JTAG, dan antarmuka untuk beberapa standar logika. Pendekatan ini kemudian dikenal dengan nama CPLD (Complex PLD). CPLD saat ini lebih tekenal karena kepadatan (density) yang tinggi, hasil yang memuaskan, dan biaya yang cukup rendah (CPLD dapat dibeli dengan harga kisaran 1 dolar saja).

CPLD

Akhirnya, pada pertengahan 1980-an, FPGA(Field Proframmable Gate Arrays) mulai diperkenalkan. FPGA berbeda dari CPLDs dari segi arsitektur, teknologi, ciri khas serta dari segi biaya. FPGA utamanya ditujukan untuk implementasi yang membutuhkan ukuran besar besar, serta  untuk sirkuit yang memiliki kemampuan tinggi.

Dari penjelasan singkat di atas, dapat disingkat sejarah evolusi PLD pada tabel berikut :

Perlu diingat, semua jenis PLD (baik simpel atau kompleks) bersifat non-volative. Mereka semua bersifat OTP(One-time programmable) atau hanya sekali pemrograman saja. PLD dapat bersifat reprogrammable (dapat diprogram ulang) dengan menggunakan EEPROM atau Flash memory(pada umumnya, sekarang menggunakan flash memory). Di sisi lain, FPGA bersifat volatile sehingga digunakan SRAM untuk menyimpan koneksi. Selain itu, dibutuhkan konfigurasi ROM untuk mengisi koneksi antara satu dengan yang lain saat dihidupkan daya listrik. Bagainampun juga, pilihan non-volatile seperti menggunakan antifuse. Untuk contohnya, akan ditulis pada artikel-artikel mendatang.

Referensi : Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press

Secara garis besar, umumnya Integrated Circuit (IC) terbagi menjadi 3 golongan, yakni :

1. Full-Custom ASIC

2. Semi Custom ASIC

3. User Programmable

Dari ketiga jenis tersebut, penggolongan IC dapat dpersempit menjadi 2 saja yakni, ASIC dan IC user programmable. Berikut masing-masing penjelasannya :

1. Application Spesific Integrated Circuit (ASIC)

Ciri khusus dari IC jenis ini adalah rancangan dan modelnya telah ditetapkan oleh vendor (pabrik IC). User hanya menggunakan saja dan tidak bisa merancang ulang apa yang terdapat di dalam IC tersebut.

IC jenis ini umumnya di pasaran terkenal dengan nama microprocessor. ASIC ini dipakai oleh perusahaan-perusahaan komputer (Intel, AMD, dsb) untuk membukat processornya. Processor ini berfungsi sebagai “otak” dalam sebuah komputer. Berikut gambar salah satu jenis microprocessor dari pabrikan intel :



Selain itu, IC ASIC sering digunakan dalam bidang telekomunikasi, elektronika, dan sebagian juga dipakai untuk kepentingan industri.

2. User Programmabble

Kebalikan dari ASIC, ada jenis IC yang dapat diprogram sesuka hati baik model dan rancangannya. IC ini masuk jenis IC user programmable. Beberapa diantaranya adalah PLD (Programmbable Logic Devices) dan FPGA (Field Programmable Gate Array). Salah satu keunggulan dari IC jenis ini adalah user dapat membuat sendiri rancangan serta model yang diinginkan dan dibutuhkan. IC ini juga dapat diprogram atau dikonfigurasi ulang sesuai dengan keinginan dan kepentingan user. Di dalam IC tidak terdapat rancangan dan model secara fisik melainkan hanya blok-blok yang memiliki fungsi dan peran masing-masing. Selain blok-blok, terdapat juga jalur yang menghubungkan blok satu dengan blok lainnya. Semuanya itu dapat dikonfigurasi oleh user.

Harga jenis IC ini termasuk relatif mahal bila dibandingkan IC jenis ASIC. Hal tersebut karena IC ini dapat dipakai secara berulang-ulang untuk kepentingan dan tujuan yang berbeda. Salah satu IC user programmable yang cukup terkenal adalah FPGA. Seperti yang diketahui, di dalam IC FPGA hanya berisi blok-blok serta jalur yang bisa dikonfigurasi sendiri oleh user. Berikut gambaran sekilasnya :



Konsep rancangan yang ditempatkan pada blok-blok FPGA



Konsep jalur yang ditempatkan pada blok-blok FPGA

Tipe Data Standar

Kode VHDL mengandung sederetan tipe-tipe data yang telah ditentukan melalui aturan standar IEEE 1076 dan IEEE 1164. Untuk lebih jelas, beberapa tipe data telah tercantum ke dalam masing-masing jenis library/packages yaitu :

• Package standard of library std. Tipe data yang masuk jenis ini adalah tipe bit, boolean, integer, dan real.
• Package std_logic_1164 of library ieee. Tipe data yang masuk jenis ini adalah std_logic dan std_ulogic.
• Package std_logic_arith of library ieee. Tipe data yang masuk ke dalam library ini adalah signed, unsigned serta beberapa konversi fungsi, seperti conv_integer(p), conv_unsigned(p, b), conv_signed(p, b), and conv_std_logic_vector(p, b).

Perhatikan, berikut beberapa aturan tipe data std dalam VHDL:

• Tipe data Boolean : True, False
• Tipe data Integer : berisi 32 bit integer (mulai dari -2.147.483.647 s/d +2.147.483.647)
• Tipe data natural : adalah bilangan non negatif dari integer (mulai dari 0 s.d +2,147,483,647)

Tipe Data Pengguna

Selain tipe data yang telah ditentukan secara baku oleh aturan IEEE, ternyata VHDL juga memperbolehkan pengguna (user) untuk menentukan tipe data yang diinginkan. Ada 2 kategori untuk tipe data yang bisa ditentukan sendiri oleh user yaitu:

1. Tipe Integer

• Tipe integer yang memiliki jangkauan -2.147.483.647 s/d +2.147.483.647 (mirip dengan tipe data standar)
• Tipe natural yang memiliki jangkauan 0 s/d +2.147.483.647 (mirip dengan tipe data standar)
• Tipe my_integer yang memiliki jangkauan -32 s/d 32 (tipe data yang ditentukan sendiri oleh user)
• Tipe nilai_murid yang memiliki jankauan 0 s/d 100 (tipe data yang ditentukan sendiri oleh user)

2. Tipe enumerated

• Tipe bit yaitu ‘0’ dan ‘1’
• Tipe my_logic yaitu ‘0’, ‘1’, dan ‘Z’ (ditentukan sendiri oleh user)
• Tipe keadaan yaitu idle, stop, backward, forward (ditentukan sendiri oleh user)
• Tipe warna misalnya merah, hijau, putih (ditentukan sendiri oleh user)

Referensi : - Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Berdasarkan syntax di atas, <parameter list> menunjukan input dan output yang spesifik bagi procedures yaitu :

<parameter list> = [CONSTANT] constant_name: mode type;

<parameter list> = [SIGNAL] signal_name: mode type;

<parameter list> = Variable variable_name: mode type;

Sebuah procedures dapat memiliki beberapa parameter IN, OUT, atau INOUT, yang bisa berupa SIGNAL, VARIABLES, atau CONSTANT. Biasanya untuk sinyal input (mode IN) adalah CONSTANT, sedangkan untuk sinyal output (mode OUT atau INOUT) adalah VARIABLE. Seperti yang diketahui, deklarasi WAIT, component maupun SIGNAL tidak synthesizable dalam function. Hal yang sama berlaku untuk procedures dengan pengecualian bahwa SIGNAL dapat dideklarasikan tapi kemudian procedure harus dideklarasikan terlebih dahulu dalam sebuah process.

Contoh Kasus:

Sebuah procedure memiliki 3 input yaitu a,b, dan c (mode IN). Input a adalah sebuah constant yang memiliki tipe bit. Sedangkan b dan c adalah sebuah signals yang juga bertipe bit. Perhatikan bahwa constant dapat diabaikan sebagai input parameter, terutama untuk objek yang biasa. Selain itu, juga terdapat 2 jenis sinyal kembalian, x (mode Out, bertipe BIT_VECTOR) dan y (mode INOUT bertipe integer). Syntaxnya:

PROCEDURE my_procedure(a : IN BIT; SIGNAL b, c: IN BIT; SIGNAL x: OUT BIT_VECTOR(7 DOWNTO 0);

SIGNAL y: INOUT INTEGER RANGE 0 TO 99) IS

BEGIN

…

END my_procedure;

Procedure Call

Berbeda dengan sebuah function, yang dapat dipanggil hanya dengan mendeklarasikan bagian tertentu, pemanggilan sebuah procedure dapat dilakukan dengan cara mendeklarsikan secara langsung procedure tersebut. Selain itu dapat juga dipakai cara mendeklrasikan bagian yang berhubungan dengan proses yang akan dilakukan procedure tersebut.

Procedure Location

Lokasi penempatan untuk sebuah procedure mirip dengan function yang telah dibahas pada tulisan terdahulu. Sebuah procedure dapat diletakkan di dalam package (untuk tujuan pembagian kode, penggunaan ulang kode, dan untuk tujuan code share). Selain di dalam package, sebuah procedure juga dapat diletakkan pada kode utama dalam vhdl (baik dalam entity atau sebagai bagian deklarasi dari architecture). Ketika diletakkan pada sebuah package maka otomatis dibutuhkan body package yang harus berisi tiap-tiap deklrasi procedure. Deklrasi procedure tersebut harus sebagai bagian pernyataan dari sebuah package.

Referensi :

• A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications.
• Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Function
Function adalah sebuah bagian potongan dari kode sekuensial. Sebuah function dibuat dengan tujuan membuat sebuah bundel atau berkas yang baru sebagai penyelesaian masalah, seperti perubahan tipe data, operasi logika, perhitungan artimetika, dan operator baru beserta perubahannya. Bila menulis kode dalam bentuk function, maka kode tersebut akan dapat dibagi-bagikan dan juga digunakan lagi untuk project lain. Selain itu, kode tersebut akan jauh lebih singkat dan lebih mudah untuk dipahami.
Seperti yang telah dicontohkan, sebuah function mirip dengan process. Pernyataan yang sama (misal if, wait, case, dan loop) dapat digunakan untuk function, kecuali untuk wait. Selain wait, hal lain yang tidak boleh digunakan dalam sebuah function adalah deklarasi signal dan inisiasi component. Untuk meyusun dan menggunakan function, perlu diperhatikan dua hal yang penting yakni deklarasi function itu sendiri dan cara pemanggilan function tersebut. Syntaxnya ditunjukkan sebagai berikut :

Dari syntax di atas, <parameter list> merupakan masukan parameter khusus bagi sebuah function. Misalnya :

<parameter list> = [constant] constant_name: constant_type; // parameternya berupa constant

<parameter list> = SIGNAL signal_name:signal_type ;  // parameternya berupa signal

Seperti yang diketahui, semua angka bisa dijadikan parameter (termasuk 0). Selain itu, <parameter list> seperti yang ditunjukkan di atas hanya berupa constant (default) atau signal (sedangkan variable tidak diijinkan). Tipe-tipe <parameter list> tersebut merupakan tipe data synthesizable. Di sisi lain, hanya ada sebuah nilai kembalian, yakni tipe yang dikhususkan untuk jenis data_type. Sedangkan function dapat dipanggil dengan hanya mendeklarasikan nama function tersebut.

Function Location

Sebuah function (atau procedures) biasanya ditempatkan seperti gambar di atas. Pertama, sebuah function ditempatkan pada sebuah package (sebagai kode yang dapat dibagi-bagi, penggunaan ulang kode). Selain itu, juga dapat ditempatkan pada kode utama (di dalam architecture atau di dalam entity). Ketika ditempatkan dalam sebuah package, maka package body dibutuhkan, yang haruslah berisi tiap-tiap function (atau procedures) yang dideklarasikan sebagai bagian dari package. Perbandingan penempatan sebuah function sebagai bagian dari package atau sebagai kode utama dapat dicontohkan berikut :

1. Function yang diletakkan sebagai kode utama.

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY dff IS

PORT ( d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC);

END dff;

ARCHITECTURE my_arch OF dff IS

——————————————

FUNCTION positive_edge(SIGNAL s: STD_LOGIC)  // tempat function sebagai kode utama disisipkan

RETURN BOOLEAN IS

BEGIN

RETURN s’EVENT AND s=’1′;

END positive_edge;

——————————————

BEGIN

PROCESS (clk, rst)

BEGIN

IF (rst=’1′) THEN q <= ’0′;

ELSIF positive_edge(clk) THEN q <= d; // pemanggilan function (positive_edge)

END IF;

END PROCESS;

END my_arch;

1. Fungsi yang diletakkan pada sebuah packages

——- Package: —————————–  // penyusunan package //

LIBRARY ieee;

USE ieee.std_logic_1164.all;

———————————————-

PACKAGE my_package IS

FUNCTION positive_edge(SIGNAL s: STD_LOGIC) RETURN BOOLEAN; // penyusunan function dalam package //

END my_package;

———————————————-

PACKAGE BODY my_package IS

FUNCTION positive_edge(SIGNAL s: STD_LOGIC)

RETURN BOOLEAN IS

BEGIN

RETURN s’EVENT AND s=’1′;

END positive_edge;

END my_package;

———————————————-

—— Main code: —————————-

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE work.my_package.all;

———————————————-

ENTITY dff IS

PORT ( d, clk, rst: IN STD_LOGIC;  q: OUT STD_LOGIC);

END dff;

———————————————-

ARCHITECTURE my_arch OF dff IS

BEGIN

PROCESS (clk, rst)

BEGIN

IF (rst=’1′) THEN q <= ’0′;

ELSIF positive_edge(clk) THEN q <= d; // pemanggilan function dalam package

END IF;

END PROCESS;

END my_arch;

Referensi :

• A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications
• Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.

Definisi dari component yaitu bagian sederhana dalam kode konvensional (seperti entity, architecture, dan library). Selanjutnya, dengan mendeklarasikan kode yang disebut component maka kode tersebut dapat dipakai untuk rangkaian lain mengikuti perancangan dari sistem bertingkat. Perlu diperhatikan bahwa terdapat 2 versi untuk metode component ini yaitu versi 1987 dan versi 1993. Jika menggunakan salah satu versi component maka sebaiknya konsisten untuk terus menggunakan versi tersebut. Hal ini berguna untuk menghindari kekacauan kode yang ditulis dalam component tersebut.

Beberapa fungsi component yaitu membagi-bagi sebuah kode yang kompleks dan panjang agar tidak terlalu rumit dan mudah dikoreksi serta  menyediakan kode untuk keperluan share antar rancangan. Selain itu jika fungsi lain component yakni menjadikan suatu kode dapat digunakan lagi oleh rancangan lain. Fungsi-fungsi yang sama tersebut terdapat misalnya pada library. Dalam library biasanya telah terdapat rangkaian flip flop, multiplexer, adder, dsb. Jadi ketika ingin menggunakan component maka berkas kode component tersebut tinggal dipanggil saja tanpa harus mendeklarasikan ulang.

Untuk menggunakan component, maka langkah pertama yang harus dilakukan adalah mendeklarasikannya. Syntax untuk pendeklarasian component :

COMPONENT component_name  IS

PORT (

port_name : signal_mode signal_type;

port_name : signal_mode signal_type;

…);

END COMPONENT;

Sedangkan untuk pemanggilan component dapat dliakukan dengan cara :

label: component_name PORT MAP (port_list);

Seperti yang terlihat, syntax dari component hampir mirip dengan syntax entity. Hal ini terlihat bahwa dalam component juga memerlukan nama yang spesifik beserta modelnya (IN, OUT, BUFFER, INOUT). Selain nama, di dalam component juga terdapat tipe data (STD_LOGIC_VECTOR, BOOLEAN, INTEGER, dsb). Perlu diperhatikan bahwa untuk memakai component, perlu memanggilnya lebih dulu, sesuai dengan nama component dan deklarasi dari PORT MAP nya. Sebagai tambahan, port_list hanyalah daftar jalur port pada sirkuit yang ada pada port rancangan yang hendak digunakan.

Sebuah component dapat dideklarasikan dengan menggunakan dua buah cara. Cara yang pertama, adalah mendeklarasikan berkas component satu per satu. Kemudian semua berkas component itu disimpan dalam library. Selanjutnya, untuk menggunakan component itu, perlu dipanggil memanggil library yang telah berisi component tadi. Sedangkan cara kedua adalah mendeklarasikan component satu per satu dalam sebuah packages. Seperti yang telah diketahui, packages merupakan berkas yang paling luas yang mampu mencakup function, procedures, dan component itu sendiri. Selanjutnya, packages yang telah berisi semua component disimpan dalam library. Untuk menggunakan component, perlu dipanggil library yang telah memuat berkas-berkas component tadi. Berikut terdapat gambar yang akan menjelaskan cara pendeklarsian component :

Pendeklarasian Component Secara Langsung

Pendeklarasian Component Melalui Packages

Cara pendeklarsian component masing-masing, baik secara langsung maupun melalui packages dapat berfungsi sama baiknya. Hasil yang didapatkan juga sama baiknya.

PORT MAP

Ketika sebuah component diperlukan maka perlu adanya perintah pemanggilannya. Aturan syntax untuk memanggil component yaitu :

label: component_name PORT MAP (port_list);

Ada dua buah cara  memakai PORT MAP untuk penggunaannya dalam component, yakni positional mapping dan nominal mapping. Perhatikan contoh berikut:

COMPONENT inverter IS

PORT (a: IN STD_LOGIC; b: OUT STD_LOGIC);

END COMPONENT;

…

U1: inverter PORT MAP (x, y);

Contoh diatas adalah  sebuah contoh untuk positional maping. Hal ini terlihat bahwa port x dan y  secara beurutan terhubung dengan a dan b. Sedangkan contoh untuk nominal mapping adalah

U1: inverter PORT MAP (x=>a, y=>b);

Secara kasat mata, terlihat jelas perbedaan antara nominal mapping dengan positional mapping. Bila dalam nominal mapping, port x dan y secara langsung dihubungkan dengan a dan b menggunakan tanda “=>”. Berbeda dengan positional mapping yang perlu dideklarsikan dahulu port-port nya. Salah satu keunggulan positional mapping adalah kemudahan dalam penulisan. Sedangkan keunggulan dari nominal mappping yaitu cenderung dapat mengurangi kesalahan penulisan. Selain itu, bila menggunakan nominal mapping sebuah port juga dapat tidak dihubungkan sama sekali dengan yang lain (menggunakan kata kunci OPEN). Misalnya,

U2: my_circuit PORT MAP (x=>a, y=>b, w=>OPEN, z=>d);

Referensi :

• A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications.
• Circuit Design with VHDL by Volnei A. Pedroni, published by MIT Press.